CMOS-Technologie
Die Komplementär-Kanal-MOS-Technik erlaubt die Konstruktion logischer Gatter und statischer Speicherzellen mit extrem niedriger Ruheverlustleistung. Dies geht aus der logischen Grundstruktur, dem CMOS-Inverter hervor. Da beim N-Kanal-Inverter im durchgeschalteten Zustand des Schalttransistors durch den Depletion-Transistor ein Strom fließt, bestimmt dieser die Ruheverlustleistung. Beim CMOS-Inverter ist in jedem Zustand einer der beiden Transistoren geschlossen. Strom fließt nur während des Umschaltvorgangs, im Ruhezustand fließt nur des sehr geringe Transistor-Sperrstrom. Die Verlustleistung einer Technologie bestimmt stark ihren Integrationsgrad, da durch hohe Wärmebildung die Mikrostrukturen zerstört werden können. Die geringe Verlustleistung der CMOS-Technologie macht diese daher zur bestimmenden Technologie in der modernen Mikroelektronik.
Der wesentliche Unterschied zur N-Kanal-Technologie liegt darin, daß für den komplementären Transistor das Grundmaterial im gesamten Transistorbereich umdotiert werden muß und dann beide Transistortypen erzeugt werden müssen. Der CMOS-Prozeß benötigt deshalb wesentlich mehr Bearbeitungsschritte und Maskenebenen als ein N-Kanal-Prozeß. Es gibt eine Vielzahl möglicher Prozeßfolgen für den CMOS-Prozeß, die sich vor allem in der Zahl der benötigten Masken unterscheiden. Je nachdem, ob bestimmte elektrische Eigenschaften, hohe Packungsdichte oder ein möglichst einfacher (und damit billiger) Prozeß im Vordergrund stehen, schwankt die Zahl der Maskenebenen zwischen 8 und 15. Das nachsehende Bild gibt einen Überblick über einen einfachen Schichtaufbau eines CMOS-Prozesses.
Im Schnittbild läßt sich die Natur des CMOS-Prozesses gut einsehen. Auf einen P-Substrat für NMOS-Transistoren wird durch Implantation Gebiete mit N-Wannen geschaffen, wo sich die komplementären PMOS-Transistoren integrieren lassen.Die Kontaktierung der P- und N-Gebiete (Wells) ist ebenfalls unterschiedlich. Ist der Transistor einmal definiert/integriert, so bleiben die nachstehenden Schritte für beide Transistortypen gleich, da es sich nur noch um Verbindungstechnik handelt.
Aufbau und Funktionsweise des MOSFET-Transistors
Rainer Huber, Dipl-Ing. FH-Regensburg 1997
überarbeitet von Christian Karl
2. Aufnahme von MOSFET-Parametern
3. Einfluß der Kanallänge und Kanalweite
3.1 Einfluß der Gateweite und Gatelänge auf den Sättigungsstrom
3.2 Einfluß der Gatelänge auf die Eingangskennlinie
4. Anwendungen der MOSFET-Transistoren
Der aktive Teil dieser Transistoren besteht je nach Typ aus einem p-leitenden oder n-leitenden Kristall, dem sogenannten Substrat. Im folgenden beziehen wir uns auf einen NMOS-Transistor, der in einen p-Substrat eingebettet ist. In diesem Substrat sind zwei n-leitende Inseln eindotiert. Das ganze Kristall enthält eine Abdeckschicht aus Silziumoxid (SiO2). Zwei Fenster für die Anschlüsse Source (S) und Drain (D) werden ausgespart. Die SiO2-Schicht ist hochisolierend und verhältnismäßig spannungsfest. Auf diese Isolierschicht wird eine Polysiliziumschicht als Gateelektrode (G) aufgebracht. Das Substrat ist über den Substrat-Kontakt B auf ein elektrisches Potential gelegt. Dieser Anschluß ist je nach Einsatz mit dem Sourceanschluß S verbunden oder wird über eine separate Leitung auf ein elektrisches Potential gelegt. Im Fall eines NMOS-Transistors liegt dieser Substrat-Kontakt auf GND. Im Falle eines PMOS-Transistors wäre dies die Versorgungsspannung VDD.
Der NMOS-Transistor ist ein selbstsperrendes Device. Liegt die Gateelektrode G auf GND, so ist kein Stromfluß möglich. Legt man an den Drainanschluß eine positive Spannung gegen den Sourceanschluß, so fließt kein Strom. Polt man die Spannung um, so fließt ebenfalls kein Strom. Der NMOS-FET ist gesperrt.
Der Gateanschluß erhält nun eine positive Spannung gegen Source und Substrat. Im Bereich zwischen Gateelektrode und Substrat herrscht nun ein elektrisches Feld. Das p-leitende Substrat enthält zwar Defektelektronen (Löcher) als freie Ladungsträger, aber auch eine Anzahl von Elektronen als Minoritätsladungsträger. Diese Elektronen werden vom positiven Gateanschluß angezogen. Sie wandern unter dem Einfluß der Kräfte des elektrischen Feldes bis unmittelbar an die isolierende SiO2-Schicht und sammeln sich dort. In dieser Zone sind sie jetzt in wesentlich größerer Zahl vorhanden als die Löcher. Die Löcher werden in entgegengesetzter Richtung wie die Elektronen bewegt. Sie räumen die Zone in der Nähe der SiO2-Schicht. Die Zone enthält jetzt weit überwiegend Elektronen als freie Ladungsträger. Sie hat n-leitenden Charakter. Dieser Vorgang nennt man Inversion. Die Spannung, bei der es zur Inversion kommt bezeichnet man als Schwellspannung Uth (threshold voltage). Zwischen der n-leitenden Sourceinsel und der n-leitenden Draininsel besteht jetzt eine n-leitende Brücke (Kanal). Die Elektronen können diese Brücke vom Sourceanschluß zum Drainanschluß fließen.
Durch eine positive Spannung des Gates gegen Source und Substrat entsteht ein n-leitender Kanal zwischen Source und Drain.
Da es durch Inversion zu einer Anreicherung von n-leitenden Ladungsträgern unter dem Gate kommt bezeichnet man diesen Transistortyp als NMOS-Enhancement-Transistor.
2. Aufnahme von MOSFET-Parametern
Wir halten die Spannung zwischen Drain und Source (UDS) konstant. Die Spannung zwischen Gate und Source (UGS) wird variiert und dabei der Stromfluß zwischen Source und Drain (ID) gemessen. Dadurch ergibt sich eine Kennlinie für den Source-Drain-Strom in Abhängigkeit von der Gatespannung bei konstanter Source-Drain-Spannung. Für die Aufnahme der Kennlinie wurde ein NMOS-FET (Enhancement) mit einem Kanallängenverhältnis von W/L=100/10 benutzt. Die Eingangskennlinien werden für die Source-Drain-Spannungen 2V, 2.5V, 5V und 7V aufgenommen.
Definition der Einsatzsspannung Uth
Die Einsatzspannung von MOSFET-Transistoren kann auf 3 verschiedene Weisen definiert werden:
Die Einsatzspannung wird durch einen individuell vorgegebenen Einsatzstrom festgelegt. Erreicht der Strom zwischen Source und Drain den vorgegebenen Einsatzstrom wird die dazu erforderliche Gatespannung als Einsatzspannung Uth festgelegt. Eine typische Festlegung des Einsatzstroms sind 1mA. Durch diese Definition ergibt sich aus dem Eingangskennlinienfeld für UDS=7V eine Einsatzspannung von 0.3V. Diese Art der Festlegung bietet den Vorteil eines relativ einfachen Meßverfahrens (1-Punkt-Messung). Es wird aber ein falscher Absolutwert der Einsatzspannung geliefert. Auch ergeben sich durch diese Methode falsche Abhängigkeiten der Einsatzspannung.
Die Einsatzspannung wird durch den Schnittpunkt der Ordinate (UGS-Achse) mit einer an die Eingangskennlinie angelegten Tangente bestimmt. Dadurch wird eine lineare Näherung der Kennlinie erreicht. Für den vorliegenden Fall ergibt sich für UGS=7V eine Einsatzspannung von 1.1857 V. Dieses Verfahren liefert die richtigen Abhängigkeiten der Einsatzspannung. Das aufwendige Meßverfahren (Aufnahme der Kennlinie) und der falsche Absolutwert der Einsatzspannung bilden die Nachteile dieser Definition der Einsatzspannung.
Exakte Ergebnisse liefert die physikalische Definition der Einsatzspannung. Dabei wird für die Bestimmung der Einsatzspannung folgende Meßbedingung festgelegt.
Meßbedingung: UDS=UGS
Diese Bedingung führt dazu, das der MOSFET-Transistor in einem Zustand betrieben wird, wobei der Kanal genau in der Mitte abgeschnürt ist. Die folgende Abbildung zeigt den Anschluß und eine schematische Darstellung des Kanals.
Bei der Messung wird der Stromfluß ID in Abhängigkeit von der angelegten Spannung bestimmt.. Für den Strom ID gilt:
Trägt man nun ÖID gegen U auf, erhält man folgendes Diagramm:
Die Nullstelle der Gerade stellt dann die Einsatzspannung des MOSFET-Transistors dar. Diese Methode zur Bestimmung der Einsatzspannung erfordert ein sehr aufwendiges Meßverfahren. Sie liefert aber die exakten Absolutwerte und die richtigen Abhängigkeiten.
Beim Ausgangskennlinienfeld wird der Source-Drain-Strom in Abhängigkeit der Spannung zwischen Source und Drain dargestellt. Dabei wird die Gatespannung konstant gehalten. Im Versuch wurde die Ausgangskennlinie eines NMOS-FET-Transistors (Enhancement) mit Kanallängenverhältnis W/L=100/10 bei den Gatespannungen UGS=2V, 3V, 4V und 5V aufgenommen.
Man unterscheidet drei Betriebsweisen:
Zwischen Source und Drain liegt eine gegenüber der Gatespannung niedrige Spannung an. Der NMOS-Kanal zwischen Source und Drain verhält sich in diesem Fall fast wie ein ohmscher Widerstand. Für den Widerstand des Kanals gilt:
Da die Source-Drain-Spannung längs des Kanals abfällt, kann ein durchgehender Kanal nur bestehen, wenn obige Bedingung erfüllt ist. Ist diese Bedingung nicht mehr erfüllt, schnürt der Kanal ab (pinch off). Der Drainstrom steigt mit wachsendem UDS kaum noch an, da am verbleibenden Kanalstück stets die gleich Spannung UGS-Uth abfällt.
Die Kennlinie verläuft in diesem Bereich sehr flach, d.h. der Drainstrom ist nahezu konstant. Eine Unterbrechung des Drainstroms kann jedoch nicht eintreten, da die in der Kanalzone beschleunigten Ladungsträger in das abgeschnürte Gebiet injiziert werden und so zum Drain gelangen. Der abgeschnürte Kanal besitzt einen hohen differentiellen Widerstand. Dieser Bereich wird auch Sättigungsbereich genannt.
Der MOSFET wird innerhalb dieses Bereiches außerhalb seines zulässigen Arbeitsbereichs betrieben. Die angelegte Source-Drain-Spannung erzeugt ein so hohes elektrisches Feld, daß neue physikalische Effekte auftreten. So werden durch das elektrische Feld die Ladungsträger so stark beschleunigt, das durch Stoßionisation neue Ladungsträger lawinenartig erzeugt werden (Avalanch- bzw. Lawineneffekt). dies führt zu einem starken Anwachsen des Drainstroms. Ein längerer Betrieb des MOSFET in diesem Grenzbereich führt zu dessen Zerstörung.
3. Einfluß der Kanallänge und Kanalweite
Zur Untersuchung des Einflusses der Kanalweite und der Kanallänge auf Einsatzspannung und Sättigungsstrom wurden Eingangs- und Ausgangskennlinien von MOS-Transistoren mit verschiedenen Weiten/Längenverhältnissen aufgenommen.
3.1 Einfluß der Gateweite und Gatelänge auf den Sättigungsstrom
Aus dem Diagramm kann man entnehmen, daß bei konstanter Gatelänge die Sättigungsspannung proportional mit wachsender Gateweite steigt. Für ein Weiten/Längenverhältnis von 5/10 beträgt der Sättigungsstrom ID ca. 0.65mA. Bei einem Verhältnis von 10/10 ergibt sich ein Sättigungsstrom von ca. 13mA. Damit hat sich bei einer Verdoppelung der Gateweite auch der Sättigungsstrom verdoppelt. Aus diesem Verhalten läßt sich für die Sättigungsspannung folgende Abhängigkeit ableiten:
Ebenso kann eine Abhängigkeit für die Gatelänge bei konstanter Gateweite festgestellt werden. Der Sättigungsstom verhält sich indirekt proportional zur Gatelänge. Es ergibt sich somit folgende Abhängigkeit:
Aus diesen beiden Proportianlitäten erhält man für ID:
Dieser Zusammenhang läßt sich mit einer Widerstandsänderung des Kanals unter dem Gate erklären. Dieser Widerstand ist abhängig von Gatelänge und Gateweite. Für den Widerstand gilt folgender Ausdruck:
3.2 Einfluß der Gatelänge auf die Eingangskennlinie
Zur Ermittlung der Abhängigkeit wurden mehrere Eingangskennlinien von MOSFET-Transistoren mit unterschiedlicher Gatelänge und konstanter Gateweite aufgenommen.
Eine nähere Betrachtung zeigt, daß mit abnehmender Gatelänge der Source-Drain-Strom steigt. Dies läßt sich auf den Widerstand zurückführen, den der Kanal dem Stromfluß entgegensetzt (siehe Einfluß der Gatelänge und Gateweite auf den Sättigungsstrom). Da der Widerstand indirekt proportional zur Gatelänge ist, steigt die Eingangskennlinie des MOSFET bei kleiner Gatelänge schneller.Durch Bestimmung des Schnittpunktes, der Tangente an die Eingangskennlinie, mit der Ordinate läßt sich die Einsatzspannung bestimmen.
Ein direkter Vergleich der Einsatzspannung der unterschiedlichen MOSFET-Transistoren zeigt, daß die Einsatzspannung mit zunehmender Gatelänge steigt.
| W/L 100/1.25: | Uth=0.8205V |
| W/L 100/10: | Uth=1.2161V |
Die Ursache hierfür kann auf technologische Effekte zurückgeführt werden. Zur einer genaueren Erklärung muß die Einsatzspannung im Energiebändermodell betrachtet werden.
Die Einsatzspannung ist von der Lage der Fermi-Niveaus abhängig. Dieses Niveau verschiebt sich mit dem Maß der Dotierung. Mit zunehmender p-Dotierung verschiebt es sich zur Valenzbandkante. Unter dem Einfluß einer Spannung werden Leitungs- und Valenzband verbogen. Nicht jedoch das Fermi-Niveau, dieses bleibt konstant und unverändert. Die Spannung, welche notwendig ist um das Valenzband und Leitungsband so zu verbiegen damit beide vom Fermi-Niveau den gleichen Energieabstand haben, bezeichnet man als Einsatzspannung.
Bei großen Gatelängen bleibt das Maß der p-Dotierung von der Source- und Draindotierung unbeeinflußt. Die effektive Dotierung ergibt sich aus der Superposition der n- und p-Dotierung. Unter dem Gate stellt sich eine Dotierung ein, die etwa der Substratdotierung entspricht. Die Ausläufer, die durch Diffusion entstehen, der n-dotierten Source- und Draingebiete überlagern sich in diesem Fall nicht. Das Fermi-Niveau bleibt nahe der Valenzbandkanten.
Bei Verkleinerung der Gatelänge kommt es zu einer Überlappung der Ausläufer, d.h. der Einfluß der Ausläufer auf das Fermi-Niveau kommt zum tragen. Durch das Superpositionsprinzip kann die effektive Dotierung unter dem Gate ermittelt. Der Grad der Dotierung entspricht nun nicht mehr der Substratdotierung. Somit verschiebt sich das Fermi-Niveau von der Valenzbandkante weg. Es ist eine geringer Spannung notwendig um die Inversion zu erreichen.
Die Einsatzspannung sinkt durch die Überlagerung der Source-Drain-Ausläufer mit abnehmender Gatelänge.
3.3 Einfluß der Gateweite auf die Einsatzspannung
Bei der Kennlinienaufnahme wurden MOSFET-Transistoren verwendet, welche sich nur durch die Gateweite unterschieden. Die Gatelänge war konstant.
Bei der Auswertung des Diagramms stellt man fest, das bei sinkender Gateweite die Einsatzspannung zunimmt.
| W/L 10/10: | Uth=0.9036V |
| W/L 1.25/10: | Uth=0.8756V |
Die Ursache ist auf eine zusätzliche p-Dotierung unterhalb des Feldoxids zurückzuführen. Diese ist technologisch notwendig um parasitäre Dickoxidtransistoren zu unterbinden. Der Dickschichttransistor wird durch die Leiterbahn (Gate), das Feldoxid FOX (Gateoxid) und den Source-Drain-Dotierungen zweier MOSFET gebildet. Als Gegenmaßnahmen wird das Feldoxid mit einer p-Dotierung unterlegt. Dadurch wird die Einsatzspannung des parasitären Dichtschittransistors auf ca. 12 V angehoben.
Die zusätzliche p-Dotierung hat bei genügend großer Gateweite keinen Einfluß auf die Einsatzspannung. Da durch den großen Abstand der Feldimplantationsgebiete die Ausläufer der Dotierung keinen Einfluß auf die effektive Dotierung nehmen. Nähern sich die Feldimplantationsgebiete durch eine Verringerung der Gateweite, so kommt es wiederum zu einer Überlagerung der Dotierungen.
Daraus resultiert eine p-Dotierung unterhalb des Gates. Das Fermi-Niveau verschiebt sich nach unten zur Valenzbandkante. Damit erhöht sich die Einsatzspannung des MOSFET-Transistors. Die Einsatzspannung steigt durch die Überlagerungen der Dotierungen unterhalb des Feldoxids bei abnehmender Gateweite. Da diese Effekte in der VLSI-Technologie bereits zum tragen kommen, wir die Einsatzspannung durch eine Kanaldotierung eingestellt. Dies bewirkt einen Ausgleich der verschiedenen Einflüsse auf die effektive Dotierung.
Im nachstehenden Java-Applet können die Punkte 3.1 bis 3.3 nochmal getestet werden.
4. Anwendungen der MOSFET-Transistoren
MOSFET-Transistoren werden hauptsächlich für Verstärker und Schaltstufen verwendet. Ihr besonderer Vorteil gegenüber bipolaren Transistoren liegt in der Möglichkeit der leistungslosen Steuerung. Man erreicht mit MOSFET kleine Schaltzeiten und hohe Grenzfrequenzen. Das Eigenrauschen ist gering und liegt unter dem Wert bipolarer Transistoren.
In der Digitaltechnik wird der MOSFET-Transistor als Schalter eingesetzt. Die Schaltungen besteht in der CMOS-Technologie aus einen NMOS- und PMOS-Transistoren. Die komplementären Transistoren erlauben Schaltungen mit geringer Verlustleistung, da nur während des Umschaltvorgangs ein erwähnenswerter Strom fließt. Bei NMOS liegt der Substrat-Kontakt (und Sourcekontakt) auf GND, wohingegen bei den PMOS-Elementen der Substrat-Kontakt (und Sourcekontakt) auf der Versorgungsspannung VDD liegt. Eine gute Einführung in dieses Themengebiet bildet der CMOS-Inverter.
karl@vlsi.bu.edu, 16.09.98
