Der CMOS-Inverter

Einfachstes logisches Glied ist der Inverter. Sein Schaltverhalten wird durch die folgende Wahrheitstabelle ausgedrückt:

Der CMOS-Inverter besteht aus einen NMOS-Transistor und einen PMOS-Transistor. Die Gates beider Transistoren sind miteinander verbunden und sind der Input des Devices. Das Source-Kontakt des PMOS-Transistors ist mit der Versorgungsspannung Vcc =5V (typisch für Prozesse mit Strukturbreite > 0.8 mm; für Prozesse £ 0.5 mm sinkt die Versurgungsspannung auf 3.3V) verbunden. Das Drain-Gebiet des NMOS-Transistors ist mit Ground (GND) verbunden. Das noch freie Terminal beider Transistoren wird miteinander verbunden und bildet so den Output des Inverters.

Gehen wir von folgenden Zustand des Inverters aus: der Input (und somit beide Gates des NMOS- und PMOS-Transistors) liegt auf logisch 0. Somit ist ist der PMOS-Transistor leitend und der NMOS-Transitor gesperrt. Daher sieht das gemeinsame Terminal über den leitenden PMOS-Transistor nur Vcc. Der Output wird daher Vcc. Wird an den Input nun logisch 1 angelegt, so sperrt der PMOS-Transistor und der NMOS-Transistor wird leitend. Das gemeinsame Output-Terminal sieht diesmal nur GND.

Beide Fälle beschreiben das statische Verhalten des Inverters. Der Stromverbrauch in diesem Zustand ist der Dunkelstrom in der Größenordnung von Picoampere und somit vernachläßigbar. Der Übergang vom Zustand logisch 0 zum Zustand logisch 1 und umgekehrt braucht eine endliche Zeitspanne. In diesem Intervall kommt es zu einen nicht unerheblichen Stromfluß. Dieser Stromfluß bestimmt im wesentlichen bei digitalen Prozessoren die Wärmeverlustleistung und führt bei heutigen Mirkroprozessoren zu entsprechenden technologischen Problemen. Was passiert bei der Umschaltung vom einem logischen Zustand in den anderen. Als Beispiel nehmen wir dazu den Übergang Input von   logisch 1 aug logisch 0. Die zeitliche Dauer setzen wir exemplarisch auf 400ps. Der Anstieg von 5V auf 0V soll als linear angenommen werden. Das nachstehende Bild zeigt das angenommen Szenario:

Mit dem linearen Abfallen der Input-Spannung an den Gates sinkt die Leitfähigkeit des PMOS-Transistors. Gleichzeitig steigt die Leitfähigkeit des NMOS-Transistors. Somit ergiebt sich während des Umschaltvorgangs ein Zeitfenster, wo beide Transistortypen leitfähig sind und somit ein direkter Stromfluß von der Versorgungsspannung Vcc zu GND möglich ist. Somit haben wir während des Umschaltvorgangs ein Kurzschlußverhalten des CMOS-Inverters. Daher ist es wichtig, daß bei digitalen CMOS-Schaltungen die Input-Flanken einen steilen Anstieg zeigen, um das Kurschlußfenster als klein wie möglich zu gestalten. Das nachstehende Java-Applet zeigt dieses Szenario nochmal anschaulich:

Applett nicht unterstützt

Da bei jedem Schaltvorgang dieser Kurzstrom fließt, ist der Energieverbrauch (power consumption) von CMOS-Schaltungen abhängig von der Schaltfrequenz. Je höher die Taktfrequenz, desto größer ist der Energieverbrauch.

Während des Umschaltvorgang wird durch die kapazative Ladung am Output des Inverters noch zusätlich Energie verbraucht. Diese kapazitive Ladung besteht im wesentlichen aus der Anzahl von Gates die an den Ausgang angeschlossen sind und die Kapazität der verbunden Metall-Leitungen. Eine Tabelle gibt Übersicht über die zu erwartenden Kapazitäten für einen Standard-0.6mm- und 1.2mm-Prozeß. Dabei ist zu erwähnen, daß in der Halbleiterei alles auf ein Quadrat von 2x2 Lambda umgerechnet wird. Ein Lambda ist die minimalste Strukturbreite des Prozesses. Die Gesamtkapazität die an den Ausgang des Inverters verbunden ist, muß je nach Schaltvorgang entweder geladen oder entladen werden. Für den Ladevorgang ergiebt sich in grober Näherung:

Tatsächlich ist der Umschaltvorgang am Output des Inverters ein Vorgang zwischen den Kurzschlußverhalten und der kapazitiven Belastung des Outputs. Der mathematische Ansatz für das echte Verhalten ist somit

Der Stromfluß über einen einzelnen Transitor in Sättigung (Großsignalverhalten) ergiebt sich zu

,

wobei Cox=eox/dox ist. m ist die Beweglichkeit der Ladungsträger und W und L sind die Abmessungen des Gates. VGS ist die Source-Gate-Spannung und VT ist die hermische oder auch Schwellspannung und kann mit VT=k*T/q angegeben werden (k=Boltzmann-Konstante, T=Temperatur in Kelvin und q=Elementarladung).

Nachstehendes Applet veranschaulicht nochmal den Stromfluß während eines Umschaltvorgangs

Applett nicht unterstützt

Beschreiben wir am Schluß den Inverter nochmal als ein Spice-File.

Vergleichen wir die Größen der Gates von den Transistoren M1 und M2, so sehen wir, daß der PMOS-Transistor doppelt so breit ist, wie der NMOS-Transistor. Dies ist nicht willkürlich, sondern gewollt. Das PMOS-Material beim verwendeten 2.0mm-Prozeß hat einen doppelt so hohen Wiederstand als das NMOS-Gebiet. Um für die Schaltvorgänge von logisch 0 auf logisch 1 und umgekehrt gleiche Schaltzeiten zu erreichen, muß t=RC jeweils gleich sein. Da C die Belastung am Output des Inverters (und somit Konstant) ist, muß der Widerstand angepaßt werden. Um also gleichen Wiederstand für NMOS- und PMOS-Elemente zu erreichen, muß das Gate des PMOS-Transistors doppelt so weit sein, als die des NMOS-Transistors.

karl@vlsi.bu.edu, 17.09.98